Características
• 2 canais independentes separados com interface ponto a ponto para dados, endereço e comando
• Entradas de relógio diferencial de taxa de dados de meia CA CK_t/CK_c para CMD/ADD (CA) por 2 canais
• Quatro entradas de relógio diferencial de meia taxa de dados WCK_t/WCK_c, cada uma associada a um byte de dados (DQ, DBI_n, EDC) no canal
• Dados de Double Data Rate (DDR) (em relação ao WCK)
• Endereço de Comando de Taxa de Dados Dupla (DDR) (em relação ao CK)
• 16 bancos internos
• 4 grupos de bancos para tCCDL=3 tCK e 4 tCK
• Arquitetura de pré-busca 16n: acesso de leitura ou gravação de 256 bits por array por canal
• Comprimento da rajada: apenas 16
• Latência de leitura programável: 9 a 31 tCK
• Latência de gravação programável: 5 a 8 tCK
• Função de máscara de dados WRITE via barramento CA (máscara de byte simples/duplo)
• Inversão de barramento de dados (DBI) e inversão de barramento de endereço de comando (CABI)
• Treinamento de endereço de comando: monitoramento de entrada de endereço de comando por sinais DQ/DBI_n/EDC
• Treinamento do relógio WCK2CK com informações de fase por sinais EDC
• Treinamento de leitura e gravação de dados via READ FIFO (profundidade 6)
• READ FIFO padrão pré-carregado pelo comando LDFF
• Carga de dados de gravação direta para READ FIFO pelo comando WRTR
• Leitura consecutiva de READ FIFO pelo comando RDTR
• Integridade da transmissão de dados de leitura/gravação garantida por verificação de redundância cíclica usando CRC de taxa de dados meia ou completa
• Modo de ativação/desativação de LER/GRAVAR EDC
• Padrão de retenção EDC programável para CDR
• Latência CRC READ programável=1 a 4 tCK e latência CRC WRITE=10 a 16 tCK
• Modos de baixo consumo
• Sensor de temperatura no chip com leitura
• Pré-carga automática para cada acesso contínuo
• Modos de atualização automática e atualização automática
• 32ms, atualização automática (16k ciclos)
• Taxa de atualização automática controlada pelo sensor de temperatura e atualização automática de matriz parcial
• Por Banco / Por-2-Atualização do Banco
• Terminação na matriz (ODT)
• Calibração automática da força do driver de saída e ODT com resistor externo ZQ
• Deslocamentos programáveis de terminação e força do driver (40 ohm a 60 ohm)
• VREF interno para entradas de dados e entradas CA com níveis programáveis
• Entradas VREF internas separadas para CA (Comando/Endereço)
• Fornecedor ID1 e ID2 para identificação
• Configuração do modo x16/x8 definida na inicialização com EDC
• Configuração do modo pseudocanal (modo PC) definida na inicialização com CA6
• 1,35 V mais /- 0.0Fonte de 405 V para operação do dispositivo (VDD) (peças específicas suportam 1,25 V mais 0,0375 V)
• 1,35 V mais /- 0.0Fonte de 405 V para interface de E/S (VDDQ) (peças específicas suportam 1,25 V mais 0,0375 V)
• Alimentação de 1,8 mais 0 0,108 V / - 0 0,054 V para VPP
• Pacote BGA de 180 bolas com passo de 0,75 mm
• Varredura de limite compatível com IEEE1149.1
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